rv32e

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darklife / darkriscv
opensouce RISC-V cpu core implemented in Verilog from scratch in one night!
riscv processor-design rv32i rv32e verilog risc-v fpga rtl softcore core processor cpu
Language:Verilog 1882
syntacore / scr1
SCR1 is a high-quality open-source RISC-V MCU core in Verilog
riscv risc-v rtl verilog rv32i rv32e rv32imc rv32emc ip core
Language:SystemVerilog 775
jgobi / fewcore
FEWcore é um core RISC-V que segue as especificações RV32E com algumas leves modificações. Este projeto é o trabalho prático da disciplina Organizações de Computadores 2 no semestre 2018/2 da UFMG.
cpu risc-v riscv rv32e ufmg verilog
Language:Verilog 5
avx / riscv_memops
risc-v optimized memset, memcpy, memmove implementations
memcpy memmove memset riscv risc-v rv32e rv64gc
Language:Assembly 0

darklife / darkriscv