RomeoMe5 / DDLM

Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)

Geek Repo:Geek Repo

Github PK Tool:Github PK Tool

DDLM: Digital Design Lab Manual

Исходные коды к главам книги

Цифровой синтез: практический курс / под общ. ред. А. Ю. Романова, Ю. В. Панчула. – М.: ДМК Пресс, 2020. – 556 с. ISBN 978-5-97060-850-0

Авторы: Антонов А. А., Барабанов А. В., Данчек Ч. Т., Жельнио С. Л., Иванец С. А., Кудрявцев И. А., Панчул Ю. В., Романов А. Ю., Романова И. И., Телятников А. А., Шуплецов М. С.

Книга представляет собой расширенный практический курс, ориентированный на язык Verilog и обеспечивающий возможность выполнения практических задач на дешевых отладочных платах Terasic De10-lite. Этот практикум дополняет и объединяет теоретические курсы по цифровой логике, языкам описания аппаратуры, компьютерной архитектуре и микроархитектуре, а также подготавливает студентов к работе с промышленными процессорными ядрами, к созданию специализированных вычислителей (например, ускорителей нейросетей) и курсов VLSI по проектированию массовых микросхем ASIC.
Материал каждой главы можно изучать автономно. В конце глав приводятся вопросы и упражнения, позволяющие преподавателям встраивать данный материал в любой учебный курс, а читателям книги – закрепить новые знания, самостоятельно выполнив предлагаемые задания.
Издание предназначено для студентов технических вузов, разработчиков аппаратно-программных систем, а также специалистов в области прикладной математики, интересующихся алгоритмами САПР.

Книга на сайте издательства

https://dmkpress.com/catalog/electronics/circuit_design/978-5-97060-850-0/

Как работать с репозитарием

Репозитарий содержит исходные коды к каждому практическому примеры в книге и разбиты на главы.
Все коды адаптированы под выполнение на дешевой плате Terasic De10-lite,
Плата Terasic De10-lite
но мы приветствуем комиты портов под другие платы alt_boards.

Структура репозитария
Каждая папка соответствует определенной практической работе и может содержать поддиректории doc, pkg, img, src.
Внутри каждой папки
Все они содержат полезные материалы к работе. Главной является папка src, где лежат примеры исходных кодов, которые разбираются в главах книги.
Внутри папки главы
Каждый пример содержит файл верхнего уровня иерархии
Файл верхнего уровня иерархии
и папки со скриптами для симуляции и синтеза проекта.

Предполагается, что при прочтении книги вы готовите отчет по каждой главе.
Вы читаете главу исполняя практические примеры приведенные в главе. А в отчете описываете ход выполнения работы. Если в главе есть дополнительные задания для самостоятельной работы, их надо выполнить и описать ход выполнения в отчете. Исходные коды документируются. А все примеры выполняются на плате.
Таким образом будет достигнут максимальный эффект от освоения книги.
Дополнительные задания

Имитатор платы DESim от Intel

Данное приложение позволяет выполнять компиляцию и моделирование кода на языке Verilog, обеспечивая взаимодействие с виртуальной платой через графический интерфейс, т. е. не задействуя физическое оборудование. Интерфейс предоставляет основные возможности платы De1-SoC.
Примеры исходных кодов, которые разбираются в книге, адаптированы под это приложение и находятся в соответствующих папках с названием DeSim. В каждой из них лежит пакетный файл make_desim_project.bat, который автоматически собирает проект под запуск в DESim.
Руководства по DESim, переведенные на русский язык, находятся в папке Manuals данного репозитария:
https://github.com/RomeoMe5/DDLM/tree/master/Manuals
Оригинальные руководства по DESim: https://github.com/fpgacademy/DESim/releases

Контакты для связи

Любые ошибки, неточности или исправления, а также предложения о сотрудничестве присылайте на почту a.romanov@hse.ru.

About

Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)

License:MIT License


Languages

Language:Verilog 64.4%Language:Tcl 13.1%Language:Batchfile 9.5%Language:Jupyter Notebook 7.8%Language:Shell 1.7%Language:HTML 1.6%Language:SystemVerilog 1.5%Language:Assembly 0.1%Language:C 0.1%