Progetti di Elettronica Digitale 2021 - Corso della Laurea Triennale in Ingegneria Informatica
- Progettazione di un Carry Select Adder con parametri generici in VHDL e analisi post sintesi e post implementazione con caratteristiche reali a 16 bit tramite Xilinx Vivado.
- Progettazione e analisi di un circuito pipeline, tramite Xilinx Vivado, che, attraverso un segnale di controllo, esegue operazioni di somma e differenza a 4 operandi con l'ausilio di registri sensibili al segnale di clear e ai fronti di discesa del clock.