今日(2020年10月17日)20時過ぎにちょこっと思い付いたのでgithubにアカウントを作り、このrepoを立ち上げました。
このrepoの目的は、SystemVerilogのコードをガンガン溜め込むことです。 非常に簡単な論理回路(and, or, nand, nor, not, Flipflopなど)やメモリから状態遷移マシン、Bus Functional ModelなどSystemVerilogで書かれていれば何でもOKです。設計用の記述だけでなく、検証用の記述でもOKです。
現在発行されているSystemVerilogに関する書籍
- SystemVerilog入門、入門書というか LRM (Language Reference Manual)代わり
- SystemVerilogによる検証の基礎、上記「SystemVerilog入門」の著者によるSystemVerilogの検証に関するもの
- SystemVerilog設計スタートアップ、2008年5月15日に出版されたCQ出版が過去発行していたDesign Wave Managineに掲載された記事を項目ごとにまとめたもの
- QiitaのSystemVerilog関連
- All of SystemVerilog、@Vengineer が大昔いろいろと書いたもの
- 半導体ネットで連載しました無償ツールで実践する「ハード・ソフト協調検証」(全8回) (2009.12.6 - 2010.1.29)もあります
- Modelsにいろいろなモデルへのリンクがあります
- iverilog
- iverilogは、Verilog HDLのシミュレータであるが、オプションを付けると SystemVerilog の一部の機能が使えるようです
- -g2012 というオプションを付けると、SystemVerilog 2012 をサポートするらしい
- verilator
- verilator は、initial文をサポートしていません。その代わりに、C/C++/SystemCを使ってテストベンチ側を作ることができます
- Xilinx Simulator
- SystemVerilogの多くの機能をサポートしている(UVMもサポートしている)
- DPI (Direct Programming Interface)は、export task をサポートしていないので C 側から SystemVerilog 側の task が呼べないのが辛いです
- Intel FPGA用ModelSim
- Mentor Graphics の ModelSim なので、Verilog HDL/VHDL/SystemVerilog をサポートしています
- 無償バージョンではHDLの行数が制限や実行速度がかなり遅くなっています
- Linux版は64ビットバージョンではなく、32ビットバージョンなのでLinux 側に32ビットのパッケージをインストールする必要があります
- Synopsys VCS
- Cadence ISU/Xcelium
- Mentor Graphics Questa
- Aldec Riviera-PRO
また、EDA Playgroudに登録すると、いろいろなSimulatorが利用できます。