It's just a simple testbench generator to test the VHDL implementation of the project 051228-Prova finale (progetto di reti logiche) held at Politecnico di Milano.
A "C pseudorandom generator" of VHDL testbenches for Digital Systems Design project at Politecnico di Milano.
It's just a simple testbench generator to test the VHDL implementation of the project 051228-Prova finale (progetto di reti logiche) held at Politecnico di Milano.
A "C pseudorandom generator" of VHDL testbenches for Digital Systems Design project at Politecnico di Milano.
GNU General Public License v3.0