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中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU

计算机组成原理实验

使用 Verilog HDL 实现的简易单周期 CPU 设计和多周期 CPU 设计。

中山大学计算机组成原理实验（2018年秋季），教师：何朝东。

目录说明

这些文件是从 Vivado 2018.1 的工程中提取的，仅保留了.srcs目录。

• MultiCycleCPU

  多周期 CPU 设计与实现。详见单周期CPU设计_报告文档.pdf。

• SingleCycleCPU

  单周期 CPU 设计与实现。详见多周期CPU设计_报告文档.pdf。

• hex_to_7seg

  这是一个子模块，作用是将十六进制数转换为可供七段数码管显示的编码。