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cnrv / RISCV-East-Asia-Biweekly-Sync

Biweekly Sync Meeting for RISC-V Software Ecosystem. Meeting time is more friendly for people living in East Asia.

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Notes on CHISEL/FIRRTL

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目前Chisel/FIRRTL社区比较冷清
我提议是对RocketChip进行拆包后，添加文档测试，学习LLVM的优良传统，确定依赖，添加文档，可以upstream的upstream，不能的部分，自己作为Upstream进行持续维护，目前我正在推进多个工具进标准库：

  1. Clock-domain-crossing
  • AsyncQueue: architecture, verification.
  • FIRRTL clock domain annotation: CircuitGraph, Clock-Domain-Analysis
  1. Decoder API
  1. Verification API
  • SVA Property emission
  • FPGA synthesis Verification
  • Verilator integration
  1. diploamcy API
  • Architecture documentation
  • User documentation
  • UnitTest

在本次的双周会上我会拖一遍代码进行介绍。
贡献者能力要求：

  1. Scala
  2. FIRRTL Framework
  3. ASIC/FPGA experience

我会同步Chisel Dev的讨论到**社区。可以指导相关的代码实现，可以Review PR。

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great!

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终于蹲到一个自己满足能力要求又想做的项目了😂dalao带我一个！

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太好了，加我一个😀