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我的 Verilog 硬體描述語言模組收集(My Verilog HDL module collection)

https://github.com/Lin-Buo-Ren/my-verilog-modules

我的 Verilog 模組
My Verilog modules

授權條款
License

GPL 3.0 或更近期的任一版本

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我的 Verilog 硬體描述語言模組收集(My Verilog HDL module collection)

https://github.com/Lin-Buo-Ren/my-verilog-modules

Languages

Language:Verilog 83.4%Language:Makefile 9.7%Language:Coq 6.9%