andrefqms / LOAC

Exercicios sobre maquina de estados

LOAC

SystemVerilog é uma linguagem de verificação de hardware e descrição usada para modelar, projetar, simular, testar e implementar sistemas eletrônicos

Observação:

      Assíncrono (não segue o clock):

      always_ff @(posedge clock or posedge reset) begin
            if(reset) begin
            ...
            end else begin
            ...
            end
      end
      
      /***************************************************/

      Síncrono (segue o clock):

      always_ff @(posedge clock) begin
            if(reset) begin
            ...
            end else begin
            ...
            end
      end