SuperLiaoXH

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目前在进行卷积神经网络的算子设计，该版本为基于LeNet网络的纯仿真版本

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基于FP16的一维脉动阵列设计

Language:SystemVerilogApache-2.06 10

基于FP16的二维脉动阵列电路设计

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CV32E40P is an in-order 4-stage RISC-V RV32IMFCXpulp CPU based on RI5CY from PULP-Platform

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