MPSU / PCU-Verilog-labs

Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"

Geek Repo:Geek Repo

Github PK Tool:Github PK Tool

stop_bit PS/2

e-Pascal opened this issue · comments

"Последним нерассмотренным моментом остался вопрос генерации сигнала готовности данных. Как было сказано ранее сигнал готовности генерируется к конце транзакции в случае успешного приема и равен 1 до начала следующей транзакции. То есть пока конечный автомат в состоянии IDLE.
Условием успешного окончания транзакции является стоповый бит равный 1 и бит четности равный рассчитанному значению.
Генерация сигнала готовности происходит в момент приема стопового бита. По этому для его проверки достаточно убедиться что значение на линии ps2_dat равно 1."
В представленных листингах проверка не осуществляется