Глобальная переделка курса?
Konf opened this issue · comments
Проблема такова: сейчас курс в своём текущем виде скорее "базовый" и не соответствует своему названию. Мы не проектируем цифровые устройства, мы большую часть времени повторяем цифровую схемотехнику в Verilog. Кроме того, писать на Verilog студентов учат на МПСиС.
В связи с этим давно зреет набор идей и мыслей:
- Расширить лабник, уменьшить упор на "базу", перенести фокус в сторону сборки более сложных устройств из готовых простых IP-блоков с исходными кодами (например, СнК + звук + простое видео + периферия или ЦОС, очень важная штука как раз для МРТУС)
- Перенести лабник на SystemVerilog (я считаю, что за счёт logic у него окажется ниже порог вхождения)
- Перенести лабник на Vivado (если наконец-то привезут платы)
- Использовать тестбенчи и давать студентам готовые тестбенчи или шаблоны.
- Добавить к лабнику приложения "Введение в SV", основы работы в "Vivado", добавить справочник по стилистике кода.
Спорное:
- Интегрировать в базовом формате git в курс (github?)
- Показать - научить студентов пользоваться системами сборки, например, fusesoc или make. Показать базовые умения по написанию .tcl файлов и автоматизации работы в САПР.
Организационное:
- Уменьшить лабы, увеличить их количество (например, одна лаба на один ак. час)
- (пока не точно) Перевести лабы в формат "воркшопа" на западный манер -- есть примеры, их нужно повторить и показать.
Попробуем сформулировать планы на 2023 год:
- Упростить систему сборки методички, сделать сборку воспроизводимой
- Точно перевести курс на SV, так как АПС уже ведётся на нём
- Попробовать использовать Vivado? (надо посмотреть что с загруженностью плат)
- Если не использовать vivado, то задействовать modelsim
- Полностью отойти от "рисования времянок", к некоторым лабам давать автотесты
- Задуматься над .tcl