Chinese-Logic-Group's repositories
My_Opensource_AZPR_SOC
根据最近看的一本书编写的对应RTL以及Testbench
video_timing_generator
标准视频时序生成器
altera_vdma_ddr
altera video DMA
stream-to-file-package
把数据流输出到文件
mentor_auto_script
auto_generate script of TCL for modelsim
pll_config
dynamic configuration for pll ,just altera (PLL动态配置模块，仅适用于 Altera)
file-class-package
图像文件读取仿真库
general-cordic-rotaion
通用Cordic旋转模块
public_atom_modules
通用的公共小模块
SPI_configure_registers
通过spi配置寄存器
video_addr_loop
视频帧率变换
FIFO_HDL
mini FIFO verilog script
Language:SystemVerilogGPL-3.0000
hosts
:statue_of_liberty:最新可用的google hosts文件。镜像：
MIT000
I2C_master
IIC I2C Master
Language:SystemVerilog000
linear-transfomation
线性映射,线性函数拟合,verilog,
Language:Verilog000
mini_local_hdl_branch
本地迷你的hdl代码版本控制
Language:Ruby000
rgb-lab
rgb和lab互转
Language:Verilog000
RHDL
尝试构造新的硬件描述语言
Language:RubyGPL-3.0000
SimpleRandom
随机数生成模块
Language:SystemVerilog000
spi-phy
SPI-PHY RTL
Language:Verilog000
spi_flash
spi flash interface x1 x2 x4
Language:SystemVerilog000
verilog-i2c
Verilog I2C
Language:PythonMIT000
000
Video_Shift_Tap
视频移位寄存器，主要用于生成像素矩阵
Language:Verilog000
Language:VHDL000