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Verilog Codes for 4th Sem

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Computer Architecture

Verilog Codes for 4th Sem

.
├── Exp 1
│   ├── a
│   │   ├── and2gate_tb.v
│   │   ├── and2gate.v
│   │   ├── notgate_tb.v
│   │   ├── notgate.v
│   │   ├── or2gate_tb.v
│   │   └── or2gate.v
│   ├── b
│   │   ├── nand2gate_tb.v
│   │   ├── nand2gate.v
│   │   ├── nor2gate_tb.v
│   │   └── nor2gate.v
│   └── c
│       ├── 1
│       │   ├── xnor_direct_tb.v
│       │   ├── xnor_direct.v
│       │   ├── xor_direct_tb.v
│       │   └── xor_direct.v
│       └── 2
│           ├── xnor_universal_tb.v
│           ├── xnor_universal.v
│           ├── xor_universal_tb.v
│           └── xor_universal.v
├── Exp 2
│   ├── tristate_tb.v
│   ├── tristate.v
│   ├── unidirectionalbus_tb.v
│   └── unidirectionalbus.v
├── Exp 3
│   ├── function1_tb.v
│   ├── function1.v
│   ├── function2_tb.v
│   ├── function2.v
│   ├── majority_tb.v
│   ├── majority.v
│   ├── twos_complement_tb.v
│   └── twos_complement.v
├── Exp 4
│   ├── decoder38_1.v
│   ├── decoder38_tb.v
│   ├── mux41_tb.v
│   ├── mux41.v
│   ├── mux81_tb.v
│   └── mux81.v
├── Exp 5
│   ├── function_tb.v
│   ├── function.v
│   ├── mag_comp_tb.v
│   ├── mag_comp.v
│   ├── priority_encoder_tb.v
│   └── priority_encoder.v
├── Exp 6
│   ├── bcd2gray_tb.v
│   ├── bcd2gray.v
│   ├── bin2bcd_tb.v
│   ├── bin2bcd.v
│   ├── bin2gray_tb.v
│   ├── bin2gray.v
│   ├── binex3_tb.v
│   ├── binex3.v
│   ├── ex3bin_tb.v
│   ├── ex3bin.v
│   ├── gray2bin_tb.v
│   └── gray2bin.v
├── Exp 7
│   ├── add_sub_tb.v
│   ├── add_sub.v
│   ├── decrement_tb.v
│   ├── decrement.v
│   ├── full_adder_tb.v
│   ├── full_adder.v
│   ├── half_adder_tb.v
│   ├── half_adder.v
│   ├── increment_tb.v
│   └── increment.v
├── Exp 8
│   ├── d_flip_flop_tb.v
│   ├── d_flip_flop.v
│   ├── jk_flip_flop_tb.v
│   ├── jk_flip_flop.v
│   ├── sr_flip_flop_tb.v
│   ├── sr_flip_flop.v
│   ├── t_flip_flop_tb.v
│   └── t_flip_flop.v
├── Exp 9
│   ├── johnson_counter_tb.v
│   ├── johnson_counter.v
│   ├── mod10_counter_tb.v
│   ├── mod10_counter.v
│   ├── ring_counter_tb.v
│   ├── ring_counter.v
│   ├── up_down_tb.v
│   └── up_down.v
├── Exp 10
│   ├── pipo_tb.v
│   ├── pipo.v
│   ├── piso_tb.v
│   ├── piso.v
│   ├── sipo_tb.v
│   ├── sipo.v
│   ├── siso_tb.v
│   └── siso.v
├── Exp 11
│   ├── ram_hor.v
│   └── ram.v
├── Exp 12
│   ├── alu_tb.v
│   └── alu.v
├── LICENSE
└── README.md

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Verilog Codes for 4th Sem

License:GNU General Public License v3.0


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