Giters

Evensgn / RISC-V-CPU

RISC-V CPU with 5-stage pipeline, implemented in Verilog HDL.

Geek Repo:Geek Repo

Github PK Tool:Github PK Tool

clk_wiz_0文件

ybbetter opened this issue · comments

commented

在我的vivado里运行您的代码时发现此文件里面的U0一直显示未被实例化，这是什么原因呢？